実践的！FPGA開発セミナー　vol.26 開催のお知らせ

本セミナーの受け付けは終了いたしました。多数のお申込みありがとうございました。

当日資料

1、Vitis HLS で追加された新しい構文を試してみる

2、格安FPGAで始めるFPGA Ethernet: UDPオーディオ編
　掲載先：　Github（/ciniml/fpga_seminar_slides/）

概要

フィックスターズならではの「FPGA」に関する高速化手法、効率的な開発ノウハウ、苦労話などについてお話します。

講演内容

Vitis HLS で追加された新しい構文を試してみる

Vitis HLS (旧 Vivado HLS) は AMD Xilinx 社の出している高位合成ツールですが、現在もアップデートが続いています。
Vivado HLS の時代は、通常の C コードに対して #pragma を付与することで挙動をカスタマイズできていました。
一方、Vitis HLS だと Vivado HLS と同じような方式に加え、hls::stream_of_blocks, hls::task 等、より細かく挙動をカスタマイズできる記述方式が追加されています。
本セミナーではこれらの機能について紹介し、より効率の良い HDL を生成するための方法について解説します。

格安FPGAで始めるFPGA Ethernet: UDPオーディオ編

FPGAセミナー vol.19 のLTなどで紹介した、秋月電子通商などで購入可能な格安FPGAボード「Tang Primer 20K」を使った、FPGAでのEthernetおよびUDP通信を使ったシステムの設計について解説します。
CPUを用いずにFPGAの論理回路のみでUDPのパケットの送受信を行い、PCから送信された音声データをFPGA上で処理したのち、Tang Primer 20Kに搭載されているI2S DAC経由でスピーカーに出力します。
FPGA上での音声データ処理の実装方法についても解説予定です。

※内容は変更になる場合もございます。

開催日時

2023年9月27日(水)　18:00 〜 19:30

開催場所

• オンライン（Google Meet による配信）

登壇者

松田 裕貴／Yuki MATSUDA
ソリューション第四事業部　リードエンジニア

井田 健太／Kenta IDA
ゲストスピーカー

講演内容

※発表内容については変更になる可能性もございますので、あらかじめご了承ください。
※途中入退室可（その旨をお伝えください）
※オフラインでのご参加の場合は、懇親会を準備させていただきます。

対象者

・FPGA による高速化に興味のあるエンジニアや学生
・実践的な FPGA 開発について知りたいエンジニア
・ソフトウェアだけでなくハードウェアでの最適化にも精通したいエンジニア
・フィックスターズの FPGA エンジニアと話してみたい方
・フィックスターズに興味がある方

参加方法

入場時間：17：55～18：00

お申し込み後、オンライン配信用のURLをお送りします。

※お手数ですが、最新のGoogle ChromeもしくはFirefoxをご使用下さい。
※リクエストがタイムアウトした際は再度リクエストを送り、お待ちください。
※当日は質問などございましたらその場でお申し付けいただくか、
　チャットでお申し付けください。

連絡先

フィックスターズの代表番号は、留守番電話となり通じませんので、ご連絡はメールにてお願いいたします。
hr-seminar@fixstars.com

フィックスターズのFPGAシステム開発

フィックスターズのFPGA活用は、システム全体の高速化を考えることを前提とした設計とソフトウェア―FPGA連携を含むトータル開発サービスです。

FPGA単体での性能だけでなく、システム全体での効率的な設計を考慮しながらFPGAを活用することで、開発する製品の価値に貢献します。

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